在圖所示電路中，設(shè)集成運(yùn)放A1、A2、A3均為理想運(yùn)放，穩(wěn)壓管正向?qū)妷嚎珊雎浴?ensp;
（1） A1、A2、A3各組成什么應(yīng)用電路；
（2）若輸入信號vi=5simωtV，試分別繪出相應(yīng)的vO1、vO2和vO的波形；
（3）試簡述A1、A2和A3各工作在線性區(qū)還是非線性區(qū)？
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CG放大器因其輸入電阻過小，因此沒什么用處。
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時，柵極直流電壓將會（），漏極直流電流將會（），輸入電阻將會（）。
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一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內(nèi)部是連通在一起的。
當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?數(shù)字頻率計設(shè)計中的測頻計數(shù)模塊共有多少個狀態(tài)？（）
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?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
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