?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

已知某N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。

可以通過(guò)新增以下哪些類(lèi)型文件添加ChipScope調(diào)試IP核？（）

MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

?已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）

?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。