A.UD=0.2V
B.UD=0.5V
C.UD=0.7V
D.IS=0A
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A.2.6kΩ
B.1.3kΩ
C.2.6Ω
D.條件不足，無(wú)法計(jì)算
A.一個(gè)理想開(kāi)關(guān)
B.一個(gè)恒壓源
C.一個(gè)動(dòng)態(tài)電阻
D.一條斜線
A.死區(qū)電壓為0.1V，正向?qū)妷簽?.3V
B.死區(qū)電壓為0.3V，正向?qū)妷簽?.5V
C.死區(qū)電壓為0.5V，正向?qū)妷簽?.7V
D.死區(qū)電壓為0.7V，正向?qū)妷簽?.9V
A.PN結(jié)面積小，適用于高頻情況
B.PN結(jié)面積大，適用于高頻情況
C.PN結(jié)面積小，適用于低頻情況
D.PN結(jié)面積大，適用于低頻情況
最新試題
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
CG放大器因其輸入電阻過(guò)小，因此沒(méi)什么用處。
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）