負(fù)反饋放大器如圖所示，假設(shè)運(yùn)算放大器的差模輸入電阻為無(wú)窮大，輸出電阻為零。
（1） 寫出電壓反饋系數(shù)FV的表達(dá)式；
（2） 如果基本放大器的開環(huán)增益|AV|為103，閉環(huán)電壓增益|AVF|為102，計(jì)算反饋系數(shù)|FV|，求出R2/R1的值；
（3） 如果開環(huán)放大倍數(shù)減小20%，那么閉環(huán)放大倍數(shù)將減少多少？
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最新試題
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
?CG放大器的性能描述合理的是（）。
?CD放大器的性能特征有（）。?
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。