放大電路如圖所示，晶體管為3DG6，其hfe=60。
（1）計(jì)算不帶負(fù)載RL時(shí)靜態(tài)工作點(diǎn)；畫出h 參數(shù)等效電路，計(jì)算AV、Ri和Ro；
（2） 計(jì)算帶上負(fù)載RL時(shí)靜態(tài)工作點(diǎn)；畫出h 參數(shù)等效電路，計(jì)算AV、Ri和Ro。
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最新試題
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號(hào)處理系統(tǒng)的最后一級(jí)？?（）
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?CS放大器中引入源極電阻RS，其作用有（）。?
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問該計(jì)數(shù)器至少需要多少位？（）
CG放大器因其輸入電阻過小，因此沒什么用處。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。