?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?

當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。

可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???

在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）