在對數(shù)字鐘計時、校時模塊進行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復(fù)位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

?CD放大器的性能特征有（）。?

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）

?CG放大器的性能描述合理的是（）。

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

?在verilogHDL的數(shù)字表達方式用，和十進制數(shù)127表示的數(shù)字相同的表達方式有（）。

?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。