放大電路及參數(shù)如圖所示。其中,管子的β=50,rbb’=300Ω,UBE=0.6V,
(1)估算電路的靜態(tài)工作點IBQ、IEQ、UCEQ;
(2)計算電路的放大倍數(shù)、輸入電阻Ri和輸出電阻Ro的值
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?verilogHDL中已經(jīng)預先定義了的門級原型的符號有()。
?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時,使用一條語句來進行描述assign out1=(sel &b)∣(~sel &a),這條語句對應的是()。
?在verilogHDL的數(shù)字表達方式用,和十進制數(shù)127表示的數(shù)字相同的表達方式有()。
?CD放大器的性能特征有()。?
以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級??()
?某次電路實驗中,一同學按如下電路圖連接電路,完成實驗。其中D0,D1端為輸入端,S0與S1為輸出端。在實驗過程中,該同學觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。
CG放大器因其輸入電阻過小,因此沒什么用處。
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構(gòu)建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
?verilog語法中,間隔符號主要包括()。