A.tpd
B.2tpd
C.4tpd
D.6tpd
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A.JK=0X
B.JK=X0
C.JK=X1
D.JK=1X
A.二者都是時序邏輯電路
B.二者都無記憶功能
C.二者都有記憶功能
D.前者是時序邏輯電路
A.組合邏輯電路
B.時序邏輯電路
C.脈沖電路
D.基本邏輯門電路
A.加法、減法
B.同步和異步
C.二、十和N進制
D.可逆
A.置0、置1
B.置0、置1、保持
C.置0、置1、保持、翻轉
D.保持、翻轉
最新試題
?CG放大器的性能描述合理的是()。
?verilog語法中,間隔符號主要包括()。
CG放大器因其輸入電阻過小,因此沒什么用處。
一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個插孔在內(nèi)部是連通在一起的。
?10進制計數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊?()
在對數(shù)字鐘計時、校時模塊進行仿真時,設秒信號的周期為10ns,若要觀察24時制計數(shù)是否正確,那么在復位信號無效,計時使能信號有效的情況下,仿真需運行多長時間?()
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
CD放大器因為源極輸出信號幾乎與柵極輸入信號變化一致,因此被稱為“源極跟隨器”。
?MOSFET源極漏極間的長度L越大,溝道長度調(diào)制效應越明顯。???
?verilogHDL的基本結構中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結束方式是()。