在串行I/O無法滿足性能需求的情況，通過多個(gè)I/O通道并行訪問多個(gè)磁盤的方法就成了很自然的想法，即并行I/O技術(shù)。

降低Cache不命中率的方法包括（）。

計(jì)算機(jī)系統(tǒng)為改善CPU與處理器之間的速度匹配問題，在CPU和主存儲(chǔ)器之間加入一個(gè)高速、小容量的緩沖存儲(chǔ)器Cache，構(gòu)成Cache-主存儲(chǔ)器的存儲(chǔ)系統(tǒng)。

（）是位交叉奇偶校驗(yàn)磁盤陣列。

要訪問存放主存儲(chǔ)器、寄存器、堆棧、I/O接口中的數(shù)據(jù)，不必對這些存儲(chǔ)不見的空間進(jìn)行編址。

某程序包含5個(gè)虛頁，其頁地址為4，5，3，2，5，1，3，2，2，5，1，3。當(dāng)使用LRU法替換時(shí)，為獲得最高的命中率，至少應(yīng)分配給該程序幾個(gè)實(shí)頁？其可能的最高命中率為多少？

CPU訪問存儲(chǔ)系統(tǒng)時(shí)，在最靠近CPU的存儲(chǔ)器中找到所需信息的概率稱為（）。

給定兩條指令①ADD.DF6，F(xiàn)0，F(xiàn)12，②SUB.D F8，F(xiàn)6，F(xiàn)14，指令①在指令②的前面，這兩條指令之間存在（）。

盡管訪問指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器在流水線中占據(jù)多個(gè)流水周期，但是這些訪問存儲(chǔ)器的操作是全流水的，所以R4000流水線可以在每個(gè)時(shí)鐘周期啟動(dòng)一條新的指令。

計(jì)算機(jī)上程序執(zhí)行的時(shí)間越少速度就越快，性能就越好。