在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時，柵極直流電壓將會（），漏極直流電流將會（），輸入電阻將會（）。

CG放大器因其輸入電阻過小，因此沒什么用處。

?在verilogHDL的數字表達方式用，和十進制數127表示的數字相同的表達方式有（）。

?在使用verilog描述一個二選一的數據選擇器時，使用一條語句來進行描述assign out1=（sel &b）∣（~sel &a），這條語句對應的是（）。

?TTL或非門組成的邏輯電路如圖所示，當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）

?verilogHDL的基本結構中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結束方式是（）。

當VGS=0時，能夠導通的MOS管為（）

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

在對數字鐘計時、校時模塊進行仿真時，設秒信號的周期為10ns，若要觀察24時制計數是否正確，那么在復位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）

?verilogHDL中已經預先定義了的門級原型的符號有（）。