在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時(shí)使能信號有效的情況下，仿真需運(yùn)行多長時(shí)間？（）

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

?CS放大器中引入源極電阻RS，其作用有（）。?

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。

CD放大器因?yàn)樵礃O輸出信號幾乎與柵極輸入信號變化一致，因此被稱為“源極跟隨器”。