為什么集成電路設(shè)計版圖設(shè)計需要時序仿真？

簡述過程與函數(shù)的區(qū)別。

什么是現(xiàn)代電子設(shè)計？

用結(jié)構(gòu)化描述方法設(shè)計一個加法器。

開展IP 設(shè)計需要什么條件？

敘述用VHDL設(shè)計ASIC的流程。

為什么要層次化設(shè)計？

簡答功能仿真和時序仿真的不同。

怎樣建立一個基本VHDL設(shè)計環(huán)境？

簡述層次化設(shè)計的過程。