電路如下圖所示。圖中A1~A4均為理想運(yùn)算放大器,穩(wěn)壓管DZ的穩(wěn)壓值UZ=12V,uI1與uI2均為直流電壓信號(hào)。
(1)求uO1,uO2;
(2)寫(xiě)出uO3的表達(dá)式,設(shè)t=0時(shí),uC=0;
(3)已知t=0時(shí),uO4=+12V,問(wèn)接通電源多長(zhǎng)時(shí)間后uO4變?yōu)椋?2V?。
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CG放大器因其輸入電阻過(guò)小,因此沒(méi)什么用處。
可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核?()
CD放大器具有較()的輸入電阻和較()的輸出電阻。?????
?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器,若采樣時(shí)間0.01s,那么它能夠測(cè)量的最大頻率是多少?()
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)?()
用作電壓放大器時(shí),CS放大器不合適的參數(shù)為()。?
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
?已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz,數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz,若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào),請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位?()
?verilogHDL中已經(jīng)預(yù)先定義了的門(mén)級(jí)原型的符號(hào)有()。
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí),設(shè)秒信號(hào)的周期為10ns,若要觀察24時(shí)制計(jì)數(shù)是否正確,那么在復(fù)位信號(hào)無(wú)效,計(jì)時(shí)使能信號(hào)有效的情況下,仿真需運(yùn)行多長(zhǎng)時(shí)間?()