CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）

?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。

?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）

現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。

?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問此刻電路輸入端D0，D1電平可能分別為（）。