問答題

電路如下圖所示,通過分析判斷反饋組態(tài),并近似計算其閉環(huán)電壓增益Ausf。


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最新試題

?verilogHDL的基本結(jié)構(gòu)中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。

題型:單項選擇題

I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號均通過電容耦合進行傳輸(注意圖中未畫出電容),要實現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?

題型:單項選擇題

CD放大器具有較()的輸入電阻和較()的輸出電阻。?????

題型:單項選擇題

?MOSFET源極漏極間的長度L越大,溝道長度調(diào)制效應(yīng)越明顯。???

題型:判斷題

?CD放大器的性能特征有()。?

題型:多項選擇題

?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時,使用一條語句來進行描述assign out1=(sel &b)∣(~sel &a),這條語句對應(yīng)的是()。

題型:單項選擇題

?電路如圖所示,如果電容C2開路,則MOSFET的漏極直流電壓將會(),漏極交流電壓將會(),增益將會()。

題型:單項選擇題

CG放大器因其輸入電阻過小,因此沒什么用處。

題型:判斷題

?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz,若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號,請問該計數(shù)器至少需要多少位?()

題型:單項選擇題

一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個插孔在內(nèi)部是連通在一起的。

題型:單項選擇題