A.+5,自由電子
B.+5,空穴
C.+3,自由電子
D.+3,空穴
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A.+5,自由電子
B.+5,空穴
C.+3,自由電子
D.+3,空穴
A.理想二極管
B.恒壓降模型
C.折線模型
D.數(shù)學模型
?限幅電路如圖所示,穩(wěn)壓對管參數(shù)為VD(on)=0.7V,VZ =7.3V,rZ=0?,則其設定的輸出信號上下限為()。
A.-7.3V,7.3V
B.-7.3V,8V
C.-8V,7.3V
D.-8V,8V
限幅電路如圖所示,其設定的幅度上下限為()。
A.3V,6V
B.3.7V,6.7V
C.-3V,6V
D.-3.7V,6.7V
A.0V
B.半波整流后的波形
C.幅度減小的波形
D.不受影響的波形
最新試題
?6位7段數(shù)碼管動態(tài)顯示模塊如圖,要求人眼看到所有數(shù)碼管同時顯示各自對應的數(shù)字,控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少?()
?TTL或非門組成的邏輯電路如圖所示,當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象?()
?verilogHDL的基本結構中通常需要進行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結束方式是()。
一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個插孔在內(nèi)部是連通在一起的。
CG放大器因其輸入電阻過小,因此沒什么用處。
在對數(shù)字鐘計時、校時模塊進行仿真時,設秒信號的周期為10ns,若要觀察24時制計數(shù)是否正確,那么在復位信號無效,計時使能信號有效的情況下,仿真需運行多長時間?()
?電路如圖所示,如果電容C2開路,則MOSFET的漏極直流電壓將會(),漏極交流電壓將會(),增益將會()。
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz,若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號,請問該計數(shù)器至少需要多少位?()
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有()。
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時,柵極直流電壓將會(),漏極直流電流將會(),輸入電阻將會()。