A.輸出信號與輸入信號異步
B.各觸發(fā)器翻轉(zhuǎn)異步
C.輸入信號與時鐘脈沖異步
D.預(yù)置數(shù)控制與時鐘信號異步
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A.雙拍接收寄存器存前要清零，單拍不必
B.單拍接收寄存器存前要清零，雙拍不必
C.兩者都必須清零
D.兩者都不必清零
A.同步計(jì)數(shù)器
B.數(shù)碼寄存器
C.譯碼器
D.異步寄存器
A.多諧振蕩器
B.施密特觸發(fā)器
C.單穩(wěn)態(tài)觸發(fā)器
D.石英晶體多諧振蕩器
A.同步型
B.計(jì)數(shù)型
C.移位型
D.異步型
A.置最小數(shù)法
B.反饋復(fù)位法
C.反饋預(yù)置
D.時鐘禁止
最新試題
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號，要求輸入每變化20mV，輸出信號的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。
一個16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個。
（）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個重要用途是構(gòu)成數(shù)據(jù)總線。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為（）。
一個VHDL模塊是否必須有一個實(shí)體和一個結(jié)構(gòu)體？是否可以有多個實(shí)體和結(jié)構(gòu)體？簡述它們的作用。
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
采用浮柵技術(shù)的EPROM中存儲的數(shù)據(jù)是（）可擦除的。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對轉(zhuǎn)換精度的影響。