如圖，假定總線傳輸延遲和ALU運算時間分別是20ps和200ps，寄存器建立時間為10ps，寄存器保持時間為5ps，寄存器的鎖存延遲（Clk-to-Q time）為4ps，控制信號的生成延遲（Clk-to-signal time）為7ps，三態(tài)門接通時間為3ps，則從當前時鐘到達開始算起，完成以下操作的最短時間是多少？各需要幾個時鐘周期？
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在編號分別為0，1，2，……，9的16個處理器之間，要求按下列配對通信：（B、1），（8、2），（7、D），（6、C），（E、4），（A、0），（9、3），（5、F）。試選擇所用互連網(wǎng)絡(luò)類型、控制方式，并畫出該互連網(wǎng)絡(luò)的拓撲結(jié)構(gòu)和各級的交換開關(guān)狀態(tài)圖。
僅根據(jù)使用頻度，不考慮其它要求，設(shè)計出全Huffman操作碼，計算其平均碼長。
若采用FIFO替換算法，計算Cache的塊命中率。
如果在程序執(zhí)行過程中訪問一個頁面，平均要對該頁面內(nèi)的存儲單元訪問1024次，求訪問存儲單元的命中率。
設(shè)計8位字長的寄存器—寄存器型指令3條，16位字長的寄存器一存儲器型變址尋址方式指令4條，變址范圍不小于正、負127。請設(shè)計指令格式，并給出指令各字段的長度和操作碼的編碼。
求出流水線的最優(yōu)調(diào)度策略及最小平均延遲時間和流水線的最大吞吐率。
若采用LRU替換算法，計算Cache的塊命中率。
為了使存儲系統(tǒng)的訪問效率達到0.94，命中率和等效訪問周期應該提高到多少？
寫出主存地址和Cache地址的格式，并標出各字段的長度。
有一個16KB4路組相聯(lián)Cache的32位微處理器，假定該Cache的塊為4個32位的字。主存地址為ABCDE8F8的單元在Cache中的什么位置。